Circuito integrato CMOS a 144 celle PLD flash PLD 10ns XC95144XL-10TQG100C

La famiglia FastFLASH XC9500XL è una famiglia CPLD da 3,3 V destinata ad applicazioni ad alte prestazioni e a bassa tensione in sistemi di comunicazione e di elaborazione all'avanguardia, dove l'elevata affidabilità del dispositivo e la bassa dissipazione di potenza sono importanti. Ogni dispositivo XC9500XL supporta la programmazione in-system (ISP) e la scansione completa dei limiti IEEE Std 1149.1 (JTAG), consentendo funzionalità di debug e iterazione del progetto superiori per pacchetti con fattore di forma ridotto. La famiglia XC9500XL è progettata per funzionare a stretto contatto con le famiglie Xilinx® Virtex®, Spartan®-XL e XC4000XL FPGA, consentendo ai progettisti di sistemi di partizionare in modo ottimale la logica tra i circuiti di interfaccia veloci e la logica per impieghi generali ad alta densità. I componenti della famiglia XC9500XL sono completamente compatibili con i pin, consentendo una facile migrazione della progettazione tra più opzioni di densità in un determinato ingombro del contenitore.

Le caratteristiche architettoniche di XC9500XL soddisfano i requisiti di programmabilità all'interno del sistema. La funzionalità di bloccaggio dei pin migliorata evita costose rilavorazioni della scheda. La programmazione all'interno del sistema per tutta la gamma operativa commerciale e un'elevata resistenza alla programmazione forniscono riconfigurazioni senza problemi degli aggiornamenti sul campo del sistema. La conservazione estesa dei dati supporta una durata operativa del sistema più lunga e affidabile.

Le funzioni avanzate del sistema includono il controllo della velocità di risposta in uscita e pin di massa programmabili dall'utente per ridurre il rumore del sistema. Ogni pin utente è compatibile con ingressi da 5 V, 3,3 V e 2,5 V e le uscite possono essere configurate per il funzionamento a 3,3 V o 2,5 V. Il dispositivo XC9500XL presenta un'oscillazione simmetrica della tensione di uscita completa di 3,3 V per consentire tempi di salita e discesa bilanciati.

Caratteristiche principali

• Ottimizzato per sistemi a 3,3 V ad alte prestazioni
  • Ritardi logici pin-to-pin 5 ns, con frequenza di sistema interna fino a 208 MHz
  • Pacchetti con ingombro ridotto, inclusi VQFP, TQFP e CSP (chip Scale Package)
  • Senza piombo disponibile per tutti i pacchetti
  • Funzionamento a potenza ridotta
  • I pin i/o con tolleranza di 5 V accettano segnali da 5 V, 3,3 V e 2,5 V.
  • Capacità di uscita 3,3 V o 2,5 V.
  • Tecnologia CMOS FastFLASH avanzata da 0.35 micron con dimensioni di caratteristica
• Funzioni di sistema avanzate
  • Programmabile all'interno del sistema
  • Bloccaggio pin e instradamento superiori con matrice di commutazione FastConnect II
  • Blocchi funzione a 54 ingressi extra larghi
  • Fino a 90 termini di prodotto per macrocella con allocazione di singoli termini di prodotto
  • Inversione dell'orologio locale con tre orologi globali e un orologio prodotto-termine
  • Abilitazione uscita singola per pin di uscita con inversione locale
  • Isteresi di ingresso su tutti gli ingressi pin di scansione utente e boundary
  • Circuito bus-hold su tutti gli ingressi pin utente
  • Supporta la funzionalità di collegamento a caldo
  • Supporto completo IEEE Std 1149.1 boundary-scan (JTAG) su tutti i dispositivi
• Densità dei dispositivi compatibili con quattro pin
  • da 36 a 288 macrocelle, con da 800 a 6400 gate utilizzabili
• Programmazione simultanea rapida
• Controllo della velocità di risposta su singole uscite
• Funzioni di sicurezza dei dati avanzate
• Qualità e affidabilità eccellenti
  • 10,000 cicli di programmazione/cancellazione della durata nominale
  • conservazione dei dati per 20 anni
• Pin compatibile con la famiglia XC9500 con core da 5 V in ingombro contenitore comune